module io_dut (
    input                       clk,        // 时钟信号
    input                       rst_n,      // 低电平复位信号
    input       [7:0]           rx_d,       // 接收到的数据
    input                       rx_dv,      // 接收数据是否有效
    output reg  [7:0]           tx_d,       // 发送数据
    output reg                  tx_en       // 发送数据是否有效
);

always @ (posedge clk) begin
    if (!rst_n) begin
        tx_d <= 8'b0;
        tx_en <= 1'b0;
    end
    else begin
        tx_d <= rx_d;
        tx_en <= rx_dv;
    end
end

endmodule